1.DDS的输出相噪相对参考时钟的相噪有一定改善，其值为-20log(Fr/Fo)dB。Fr是参考频率，Fo是
DDS输出频率，以AD9954来讲，如果参考频率为400MHz，输出频率在最大输出160MHz的时候，相噪
比参考时钟改善了大约-8dB。而PLL是将自己的参考时钟的相噪进行倍数放大。
        2.DDS的内部数字电路会使输入时钟的相噪恶化，这个恶化因子最坏的情况为10dB(我不知道这个
值怎么来的，书上是这么讲的)，那么通过以上结论可以得出，DDS即使在输出最高允许频率的情况下，
最糟糕的工作情况下，相噪也仅仅是恶化了2dB（DDS输出最高频率一般为参考频率的40%，按照这个
值算出的最高频率下相噪的改善恒定为-8dB，抵消最大10dB的相噪恶化），那么只要保证DDS的输出
频率在参考频率的30%以下，相噪就不会恶化，频率更低的时候，相噪还会被改善。
       如此一来，如果我们用PLL作为DDS的参考时钟源，那么只要保证DDS的输出频率低于这个参考的
30%，那么我们就能得到相噪优于这个PLL时钟源的输出。而这个作为参考时钟的PLL，只需要做成定频
的，实现起来要容易些。
       由此可见，PLL一般是当做倍频器使用，它将相噪放大了，增益是20倍的倍频比的对数，而DDS是
做分频器使用，相噪被降低了，这个负增益值就是20倍的分频比的对数。
       那么，为什么用DDS做本振效果那么差呢，我觉得根本原因不是相噪的问题，因为如果按照上面所
将，把一个低时钟先用PLL倍上去，然后输入DDS分频成低频率，那么最初的时钟源的相噪其实是转了
个圈，没受什么影响，而PLL器件和DDS器件的自身相噪是比较低的（比如LMX2306是-210dB/Hz，
AD9954不使用内部PLL时DAC输出相噪是-130dB/Hz）。而对DDS性能影响更大的一个因素是杂散，它
导致了DDS输出频谱不如PLL纯净。杂散取决于很多因素，相位累加器的截断误差，相位幅度转换误差，
DAC输出误差和DAC非线性误差，另外还有参考时钟引入的杂散。对于前面4种杂散，主要取决于DDS
芯片的性能，你用AD9954和AD9851得到的结果差别很大，而参考时钟引入的杂散会被DDS内部PLL放
大N倍，N为内部倍频，换算成分贝就是20logNdB，这和相噪的恶化量是相同的（AD9954使用内部20倍
频和不用倍频相噪相差约26dB，刚好是20log20dB）。正是由于对杂散的处理没有做好，是导致DDS信
号质量差的主要原因，另外就是不能使用内部倍频。
       因此，在使用DDS的时候，如果用了内部PLL倍频，那么输入时钟的相噪和杂散将被放大相同的倍数。
在座诸位在使用DDS的时候是不是都是用外部低频率时钟+内部倍频？方便是方便了，但是效果其差。另
外，DDS的大部分杂散出现在fr-fo,fr+fo,2fr-fo,2fr+fo,3fr-fo等这些序列的频率上，如果输出频率保持在fr的
30%或40%以内的话，这些主要杂散频率是很容易被LPF滤掉的，那么在座各位在用DDS做输出的时候，
是否做了良好的低通滤波。如果这些都做好了，那么DDS的杂散会降低很多。
       最后一点就是DDS的PCB布线，我看了论坛上很多大师布的DDS板，只能说能用，但并不能完全发挥
DDS的性能，如果这样布，根本达不到数据手册给的各种参数，不用4层板，2层就够了，如果认真考虑了
PCB的噪声干扰和EMI问题，性能上质的提高不是空谈。不说别的，就光是一个MCU，对模拟输出的影响
就非常大。干扰并不是靠屏蔽就能解决的，有时候屏蔽也解决不了，最根本的还是良好的PCB布局。
       DDS作为这几年新出现的频率合成技术，由于其方便和易用受到欢迎，虽然DDS由于自身原理上的原
因，存在一些性能上的问题，但是，作为业余DIY，是完全可以满足中端需求的。之所以引来很多人的诟病，
是因为很多人对DDS了解的还不够透彻，在DDS的使用上还存在误区。现在高性能DDS的价格也下来了，
如果正确的使用过了AD9954，你还会因为AD9851这样的东西的缺点而对DDS嗤之以鼻吗。虽然相比PLL
系统，DDS在价格上还没有什么优势，但是如果你用PLL来实现同样频率调节精度的系统，要付出的就不
仅仅是钱的问题了吧。